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      火狐體育全站app手機app下載材料圓桌 7nm4nm芯片制程究竟是什么?

      文章來源:未知時間:2022-04-30 點擊:

        火狐體育全站app幾乎所有的電子數碼產品,承載的信息都是二進制編碼的,也就是“0”和“1”。芯片的核心——中央處理器,作為計算機系統的運算和控制核心,是信息處理、程序運行的最終執行單元。

        在電路中,以通電代表“1”,斷電代表“0”。CPU上的晶體管,就是控制電流通斷的設備。眾多晶體管所產生的“0”“1”的次序便能代表不同的信息。人們在一塊指甲蓋大小的硅片上,用化學的方法蝕刻或光刻出大量的晶體管,以處理電子數碼信息。

        簡單而言,晶體管就是微型電子開關,它們是構建CPU的基石,CPU就是由無數晶體管組成的。CPU的晶體管數量代表了CPU處理信息的能力。

        摩爾定律表示,集成電路上可容納的晶體管的數目,約每隔18-24個月便會增加一倍,性能也將提升一倍。英特爾1971年發布了其4位4004處理器,是當時最先進的設計,包括2250個晶體管。英特爾2006年發布Core Duo處理器,包裝有2.91億個晶體管。在2020年,NVIDIA發布的A100處理器已具有540億個晶體管。

        當向源極(Source)與漏極(Drain)間加電壓時,電流可以通過溝道從源極流向漏極,而金屬柵極(Gate)通過向溝道施加電場影響載流子在溝道中的運動,以控制源漏極間電流的通斷,產生“0”“1”信號。

        傳統意義中,柵極的最小寬度(Gate Length),或溝道的長度,即為Xnm制程工藝中的數值。微電子技術的發展與進步,主要靠工藝技術的不斷改進,使得晶體管尺寸不斷縮小,從而集成度不斷提高,功耗降低,器件性能得到提高。芯片制造工藝在1995年以后,以當前處理器的制程工藝乘以0.714即可得出下一代CPU的制程工藝,即從一開始的500nm,迭代到如今的14nm、10nm、7nm等。

        FinFET的溝道區域是一個被柵極包裹的鰭狀半導體。沿源漏方向的鰭的長度,為溝道長度。柵極包裹的結構增強了柵的控制能力,對溝道提供了更好的電學控制。

        其通過納米片(Nanosheet)制造出MBCFET(多橋通道場效應管),可顯著增強晶體管性能,主要取代FinFET晶體管技術。

        對于未來晶體管向著更小尺寸的發展,IMEC提出一種創新的架構,稱為ForksheetFET。Forksheet可以理解為是Nanosheet的自然延伸,Forksheet擁有有更緊密的結構,減少面積縮放,與Nanosheet FET相比,在相同制程下的Forksheet FET電路將更加緊湊,具有超出2nm技術節點的額外縮放和性能。

        從以上新型FET結構可以看出,“工藝制程=柵極長度”這樣工藝制程等同于物理尺寸的說法已然失去意義。隨著工藝進步,柵極長度物理尺寸的縮小已然沒有規律可言,但部分從業者(如三星、臺積電)為了延續此前每隔一代大約能縮小0.7的規律,把后續的工藝制程,如當今的14nm,10nm,7nm制程,均是按照以上規律進行命名。

        后續制程工藝命名和Gate Length物理尺寸已失去嚴格聯系,業界又是如何判定不同廠商之間的工藝帶差呢?

        那便是芯片內部的晶體管密度,通過對比芯片內部的晶體管密度多少,即可判定是否屬于先進工藝或是同一工藝。

        從表中可以看到,英特爾工藝在目前10nm節點上晶體管密度已經達到了已經達到了1.06億/mm²,略超三星與臺積電在7nm上分別0.95億/mm²和0.97億/mm²的密度。由此可以看出,Intel 10nm和同期臺積電、三星等廠商工藝制程屬于同一水平。

        回憶一下晶體管的模型:一個晶體管由“源”“漏”兩個電極組成,兩個電極之間由溝道連接,由柵極開關控制。當開關打開時,溝道連接兩個電極,電流可以流過;斷開時,通道消失,電流無法通過。芯片技術越先進,晶體管溝道越短,電子通過溝道的時間越短,信息傳輸越快,芯片性能越好。

        目前絕大多數溝道由硅基半導體制成,而一個硅原子的直徑為0.2nm。如果溝道一直縮小到比原子直徑還短,就意味著源漏兩個電極完全連接在一起,不再有通斷區分,即晶體管失去開關功能,自然失效。因此0.2nm也是溝道長度的理論極限。

        但是,在溝道長度減小到0.2 nm之前,主要受另外兩個物理定律的限制:電流熱效應與量子隧穿。

        晶體管工作時,電流通過溝道時受焦耳定律支配,會產生大量熱。在目前的主流工藝下,晶體管大小僅僅有幾十納米甚至幾納米,晶體管密度不斷上升,晶體管發熱積少成多。當前高性能芯片,無論是手機處理器還是桌面乃至服務器處理器,其集成的晶體管數量從數億到數十億不等。同時由于CPU頻率很高,比如i7處理器睿頻能夠達到3GHz以上。這就意味著,在性能峰值下,有相當數量的晶體管在每秒內翻轉(0→1,1→0)次數高達3億次。每次都伴隨著電流消耗和熱量的產生。由于散熱速度遠遠小于其產生速度,于是就形成了如下圖所示的局部高溫區域,導致CPU運算時錯誤率上升,甚至導致宕機。

        因此,晶體管尺寸進一步減少的進程受到發熱的巨大挑戰,電流熱效應的存在也直接導致了摩爾定律的失效。

        另外,晶體管被柵極關斷時,源漏電極間溝道斷開,在其尺寸較大的情況下,源漏電極間不會有電子交換。但當溝道縮小到非常短的尺寸時,量子隧穿現象開始顯現,電子可以如“穿墻”一樣穿過溝道,到達另一個電極。此時,晶體管開關時源漏電極間均有電流通過,晶體管失去開關功能,因此失效。

        面臨物理學極限,芯片制造工藝如何進一步突破?尋找可以代替硅基半導體的新型材料、尋找更優異的柵極材料與探求更優異的晶體管構造也許便是高端芯片的未來所在。這些問題,需要我們這些材料學子去探尋答案。

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